이 질문 뒤에 면접관이 확인하려는 것은 따로 있습니다.
SoC 설계 수업에서 AXI 인터커넥트를 처음 접했을 때 채널이 많아서 복잡하게 느껴졌습니다. 강의 노트를 보는 것보다 ARM AMBA 스펙을 직접 읽고 채널 간 핸드셰이크 흐름을 그려보니 구조가 머릿속에 잡혔습니다. AXI는 읽기·쓰기 채널이 분리돼 있어 Outstanding 트랜잭션이 가능하고, AHB는 단일 버스라 심플하지만 대역폭 한계가 있습니다.
APB는 주변기기 연결용이라 레이턴시보다 인터페이스 단순성을 중시합니다. 실습에서 AXI 마스터 시뮬레이션 중 ARVALID/ARREADY 핸드셰이크 타이밍 오류를 스펙 기준으로 잡아냈습니다. 지금도 인터커넥트 문제는 채널 핸드셰이크부터 추적합니다.
AXI/AHB/APB 이해도를 솔직하게 평가하면 구현 경험이 있는 부분과 아직 이론인 부분이 있습니다. AXI 마스터 구현과 시뮬레이션까지는 직접 해봤고, 핸드셰이크 타이밍 오류를 직접 디버그한 경험도 있습니다. 그런데 아웃스탠딩 트랜잭션을 여러 개 동시에 관리하는 복잡한 마스터 구조나 인터커넥트 교착 분석은 이론으로 알고 있지만 직접 설계·검증해본 경험은 없습니다. 교착 발생 조건을 막으려면 트랜잭션 ID 관리와 순서 보장 정책을 설계 단계에서 고려해야 한다는 것은 이해하고 있습니다.
자신 있는 부분과 채워야 하는 부분을 명확히 구분하는 것이 정확한 자기 평가라고 생각합니다.
AXI를 직접 구현한 경험에서 배운 것보다 나중에 보완해야 할 것을 더 정확하게 알게 됐습니다. 마스터 구현에서 쓰기 채널(AW/W/B)과 읽기 채널(AR/R)이 독립적으로 동작한다는 것은 코딩하면서 자연스럽게 이해했습니다. 그런데 슬레이브 구현까지 해보지 않아서 슬레이브 측 READY 신호 제어와 백프레셔 처리가 실제로 어떻게 되는지는 경험이 없습니다. AXI 검증을 완전히 하려면 마스터와 슬레이브를 모두 구현해보는 것이 필요하다는 걸 이해했고, 그것이 다음에 도전해야 할 부분이라는 것도 명확해졌습니다. 구현한 부분에서 얻은 이해가 아직 경험 없는 부분을 어떻게 접근할지의 방향을 알려줬다는 점에서, 부분적인 경험도 그 자체로 가치 있다고 생각합니다.
답변에서 흔히 빠지는 것들 — 빠져 있으면 꼬리질문이 깊어집니다.
이 질문에 이어 삼성전자 반도체 회로설계 면접관이 던질 가능성이 높은 후속 질문.
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