이 질문 뒤에 면접관이 확인하려는 것은 따로 있습니다.
복잡한 SoC의 물리적 구현에서 Synthesis, Place and Route, STA는 RTL을 실제 칩으로 변환하는 세 핵심 단계입니다. Synthesis는 RTL 코드를 타겟 라이브러리의 게이트 레벨 넷리스트로 변환하는 과정으로, 면적·속도·전력 목표를 제약 조건으로 입력합니다.
Place and Route는 합성된 게이트들을 물리 공간에 배치하고 금속 배선을 연결합니다. 배치 밀도와 배선 혼잡도가 타이밍과 전력에 영향을 주기 때문에, 플로어플래닝과 핀 배치 전략이 P&R 품질을 결정합니다.
STA(정적 타이밍 분석)는 모든 타이밍 경로를 시뮬레이션 없이 수학적으로 검증합니다. 셋업·홀드 여유(slack)를 계산해 위반 경로를 찾아내는 이 단계가 클리어돼야 테이프아웃으로 진행할 수 있습니다. 세 단계는 반복적으로 주고받으며 최종 수렴을 만듭니다.
합성 과정에서 SDC 제약이 잘못 설정되면 합성 도구가 필요 없는 경로를 최적화하는 데 자원을 쓰는 현상을 경험했습니다. 특정 인터페이스 경로에 클럭 주기를 너무 타이트하게 설정했더니 도구가 그 경로를 최적화하느라 다른 중요한 경로를 느슨하게 처리하는 경우가 생겼습니다.
False Path 설정 누락이 원인이었고, 이를 추가하자 전체 타이밍 분포가 균형 있게 개선됐습니다. 제약 설계가 잘못되면 도구를 아무리 잘 써도 결과가 바르게 나오지 않습니다. 이 경험에서 SDC는 설계 의도를 도구에 전달하는 유일한 언어라는 것을 이해했습니다. 합성의 한계는 제약이 설계 의도를 얼마나 정확하게 표현했는가에 달려 있습니다.
P&R에서 배치 단계에서 혼잡도를 예측하지 않으면 라우팅 단계에서 배선을 연결하지 못하는 경우가 생긴다는 것을 배웠습니다. 학부 프로젝트에서 셀 밀도를 너무 높게 설정했더니 라우터가 특정 영역에서 배선 공간이 부족해 타이밍 최적 경로를 포기하는 현상이 나타났습니다.
혼잡도 맵(Congestion Map)을 배치 후 확인하면 라우팅 전에 문제 영역을 미리 파악할 수 있습니다. 혼잡도 문제를 라우팅 단계에서 발견하면 배치부터 다시 해야 하는 경우가 생겨 일정이 흔들립니다. 이 경험에서 P&R은 배치·라우팅·타이밍이 서로 맞물리는 반복 과정이라는 것을 배웠습니다. 물리 구현에서 중간 단계 결과물을 건너뛰지 않고 확인하는 것이 전체 흐름 효율을 높입니다.
답변에서 흔히 빠지는 것들 — 빠져 있으면 꼬리질문이 깊어집니다.
이 질문에 이어 삼성전자 반도체 회로설계 면접관이 던질 가능성이 높은 후속 질문.
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